Erkennung und adaptive Priorisierung von semi-statischen Datenströmen und von Verkehrsstrommustern in Network-on-Chips

Das Ziel dieses Projektes ist die Konzeptionierung und Realisierung eines verkehrsstromadaptiven Network-on-Chips zur Reduktion der Kommunikationslatenz in komplexen Manycore-Systemen. Datenströme, welche für eine längere Zeit zwischen Kommunikationspartnern existieren, sollen unter vollständiger Umgehung der Verarbeitungsstufen der Router ohne Zeitverzögerung direkt weitergeleitet werden. Entsprechende Verkehrsstromszenarien treten sowohl in multifunktionalen Systemen für die Dauer einer Anwendung, als auch temporär in Manycore-Prozessorsystemen mit verteilten Caches auf. Eine priorisierte Weiterleitung entsprechender Datenströme ist sowohl für einzelne semi-statische Datenströme zwischen zwei Funktionseinheiten, als auch für sich wiederholende Muster mehrerer semi-statischer Datenströme vorgesehen. Die Erkennung von Verkehrsstrommustern wird dezentral auf der Ebene einzelner Router durchgeführt und ist nur von den jeweils lokal getroffenen Routingentscheidungen aller Datenströme eines Routereingangs abhängig. Dies ermöglicht die lokale Zusammenfassung mehrerer unabhängiger Datenströme mit unterschiedlichen Zieladressen und Virtual Channels zu einem Aggregat. Weist der einmal priorisierte Datenstrom bzw. das Aggregat von Datenströmen über mehrere Router hinweg die gleichen Eigenschaften auf, so entspricht die Zusammenschaltung der entsprechenden Router einer direkten Punkt-zu-Punkt Verbindung. Somit entsteht dynamisch eine Kommunikations-struktur, welche eine Kombination eines paketbasierten und eines verbindungsorientierten Network-on-Chip darstellt.Die Auftrittshäufigkeit und Auftrittsdauer sowie das Muster semi-statischer Datenströme hängen neben den eigentlichen Kommunikationsbeziehungen zwischen Funktionseinheiten und deren räumlichen Anordnung auch ganz wesentlich vom verwendeten Routingverfahren ab. Daher sollen die Auswirkungen unterschiedlicher deterministischer und adaptiver Routingverfahren hinsichtlich dieser Parameter evaluiert werden. Auch ist angestrebt, durch eine Verwendung adaptiver Routingverfahren eine Aggregatbildung semi-statischer Datenströme gezielt zu unterstützt. Um die Auswirkungen der durch semi-statische Datenströme blockierte Verbindungen auf den übrigen Netzwerkverkehr möglichst gering zu halten, ist ebenfalls eine Verwendung adaptiver und fehlertoleranter Routingverfahren für nicht priorisierte Datenströme vorgesehen. Das Ziel dabei ist eine möglichst weitgehende Umgehung der belegten Verbindungen, so dass ein frühzeitiger Abbau priorisierter Verbindungen vermieden werden kann. Als Realisierungsoptionen für die zu entwickelnde Network-on-Chip-Architektur sind sowohl Standardzellentechnologien als auch dynamisch rekonfigurierbare FPGAs vorgesehen. Energiebedarfsbetrachtungen, Performanz und Flächenbedarfsbetrachtungen sollen für beide Optionen erfolgen. Die Funktion und Effizienz der entwickelten Verfahren sollen zum Projektabschluss anhand eines FGPA-Demonstrators verdeutlicht werden.

Detection and adaptive prioritization of semi-static data streams and traffic patterns in Network-on-Chips

Aim of this project is the design and implementation of a traffic adaptive network-on-chip for communication latency reduction in complex manycore systems. Temporally constant communication patterns between functional units should be detected online and the corresponding data streams should be transferred without any delay by bypassing the complete router pipeline. Such temporally constant patterns exist for the duration of an application in multifunctional systems as well as temporally in manycore processor systems with distributed caches. Prioritization of suitable data streams will be applied to individual semi-static data streams between two functional units, as well as to repeating patterns of semi-static data streams. Traffic pattern detection is done locally by each router and only accounts the local routing decisions for all data streams of one router input. This allows local aggregation of several individual data streams with different destination addresses and virtual channel identifiers. If several consecutive routers prioritize the same aggregate, a direct point-to-point connection is set up. Depending on the actual traffic patterns this results in a combination of a packet-oriented and a circuit switched network-on-chip.The frequency of occurrence, duration and pattern of semi-static data streams do not only depend on the communication characteristics between functional blocks and their location, but also on the routing algorithm used. Therefore the effect of different deterministic and adaptive routing algorithms on these parameters needs to be evaluated. It is also intended to use adaptive routing algorithms to support the formation of aggregates of semi-static data streams. Adaptive and fault-tolerant routing algorithms will also be used to limit the effects of blocked networks links for non-prioritized data streams due to their exclusive use for semi-static data streams. Non-prioritized data streams need to be rerouted in such a way that prioritized connections can be sustained as long as possible. The network-on-chip architecture is dedicated for the use in ASIC designs as well as in partially reconfigurable FPGA designs. Performance, energy consumption and hardware requirements will be evaluated for both design alternatives. At the end of the project, the effectiveness of the network-on-chip architecture will be demonstrated by means of an FPGA-based test system.