PROFIBUS Simulation

In diesem Projekt wurden in Kooperation mit dem Fraunhofer-Institut für Integrierte Schaltungen (IIS) in Dresden Vorarbeiten für einen Systemsimulator geleistet, der die zeitbewertete Simulation von Automatisierungssystemen in der gesamtheitlichen Modellierung von Prozess, (Geräte-) Anwendung und Kommunikation ermöglichen soll.
Für die Spezifikation der Simulationsmodelle werden die formalen Beschreibungstechniken ESTELLE und VHDL verwendet. Schwerpunkt des Projektes war die Integration der am ifak entwickelten ESTELLE-Spezifikation des PROFIBUS-DP-Protokolls in den VHDL-Simulator ModelSim. Dabei wurden die ESTELLE-Modelle in C-Code übersetzt und mit einer zugehörigen Ablaufsteuerung zu einer Modellbibliothek verbunden. Die Ablaufsteuerung wurde für die Verwaltung von Modellinstanzen und Simulationszeit durch den VHDL-Simulator modifiziert. Die Modellbibliothek wurde um Schnittstellen zur Parametrierung und Ereignisübergabe ergänzt und über das Foreign Language Interface in das VHDL-Gesamtmodell eingebunden. In VHDL wurden das Übertragungsmedium sowie die Ersatzmodelle für Prozess- und Geräteapplikationen spezifiziert, mit deren Hilfe verschiedene Lastsituationen generiert werden können.
Als Projektergebnis können Monomastersysteme mit bis zu 125 Slaves zeitbewertet simuliert werden. Das Simulationsergebnis kann u.a. als Busmonitorfile zur Verfügung gestellt werden.